Chào mừng bạn đến với khóa học “Thiết Kế Hướng Kiểm Thử (DFT): Xây Dựng Vi Mạch Dễ Kiểm Tra”! Trong lĩnh vực thiết kế vi mạch, việc đảm bảo chất lượng và khả năng kiểm tra của sản phẩm là vô cùng quan trọng. Thiết kế hướng kiểm thử (Design for Testability – DFT) là một tập hợp các kỹ thuật thiết kế giúp cho việc kiểm tra vi mạch trở nên dễ dàng, hiệu quả và tiết kiệm chi phí hơn. Khóa học này sẽ cung cấp cho bạn kiến thức chuyên sâu và kỹ năng thực hành về các phương pháp DFT phổ biến, giúp bạn thiết kế các vi mạch có khả năng kiểm tra cao, giảm thiểu chi phí kiểm tra và đảm bảo chất lượng sản phẩm.
I. NỘI DUNG CHÍNH (MAIN CONTENT):
Khóa học bao gồm các nội dung chính sau:
Phần 1: Tổng Quan về Kiểm Thử Vi Mạch và DFT
Phần 2: Các Kỹ Thuật Thiết Kế Hướng Kiểm Thử (DFT)
Phần 3: Tạo Vector Kiểm Tra Tự Động (ATPG)
Phần 4: Kiểm Tra Bộ Nhớ và Logic BIST
Phần 5: Chuẩn Giao Tiếp Kiểm Tra JTAG (IEEE 1149.1)
Phần 6: Ứng Dụng DFT trong Quy Trình Thiết Kế và Sản Xuất
II. NỘI DUNG ĐƯỢC HỌC (LEARNING OUTCOMES & SCHEDULE):
Khóa học được thiết kế với thời lượng 48 giờ, bao gồm lý thuyết, bài tập, thực hành trên phần mềm và các dự án thiết kế. Dưới đây là nội dung chi tiết và thời gian học dự kiến cho từng phần:
Phần 1: Tổng Quan về Kiểm Thử Vi Mạch và DFT (6 giờ)
1.1. Giới Thiệu về Kiểm Thử Vi Mạch (2 giờ)
Tầm quan trọng của kiểm tra vi mạch trong quy trình sản xuất.
Các loại kiểm tra vi mạch (kiểm tra chức năng, kiểm tra tham số, kiểm tra cấu trúc…).
Chi phí kiểm tra và các yếu tố ảnh hưởng.
Giới thiệu về các thiết bị kiểm tra tự động (ATE).
1.2. Các Khái Niệm Cơ Bản về DFT (2 giờ)
Định nghĩa và mục tiêu của DFT.
Lợi ích của việc áp dụng DFT.
Các nguyên tắc cơ bản trong thiết kế hướng kiểm thử.
Mối quan hệ giữa DFT và chất lượng, độ tin cậy của vi mạch.
1.3. Các Mô Hình Lỗi (Fault Models) (2 giờ)
Giới thiệu về các mô hình lỗi thường gặp trong vi mạch số (Stuck-at, Transition Delay, Bridging, Open…).
Mô hình hóa các lỗi vật lý.
Độ bao phủ lỗi (Fault Coverage) và tầm quan trọng trong kiểm tra.
Phần 2: Các Kỹ Thuật Thiết Kế Hướng Kiểm Thử (DFT) (12 giờ)
2.1. Scan Design (4 giờ)
Giới thiệu về Scan Design và nguyên lý hoạt động.
Các loại Scan Flip-Flop (Mux-D, Clocked Scan).
Thiết kế Scan Chain (Full Scan, Partial Scan).
Các quy tắc thiết kế Scan.
Bài lab: Chèn Scan Chain vào thiết kế sử dụng công cụ của Cadence/Synopsys.
Phần mềm: Cadence Encounter Test/Synopsys DFT Compiler.
Ngôn ngữ: Verilog/VHDL.
2.2. Automatic Test Pattern Generation (ATPG) (4 giờ)
Giới thiệu về ATPG và các thuật toán tạo vector kiểm tra.
Các phương pháp ATPG (D-Algorithm, PODEM, FAN…).
Sử dụng các công cụ ATPG của Cadence/Synopsys (Encounter Test/TetraMAX).
Tạo vector kiểm tra cho các Scan Chain.
Đánh giá độ bao phủ lỗi.
Bài lab: Sử dụng công cụ ATPG để tạo vector kiểm tra cho thiết kế có Scan Chain.
Phần mềm: Cadence Encounter Test/Synopsys TetraMAX.
Ngôn ngữ: Không sử dụng ngôn ngữ lập trình, chủ yếu thao tác trên giao diện của công cụ.
2.3. Built-In Self-Test (BIST) (4 giờ)
Giới thiệu về BIST và các lợi ích.
Các kiến trúc BIST (STUMPS, BILBO, Circular BIST…).
Thiết kế Logic BIST (LBIST) cho các mạch logic.
Thiết kế Memory BIST (MBIST) cho các khối bộ nhớ.
Bài lab: Thêm LBIST vào thiết kế và kiểm tra hoạt động.
Phần mềm: Cadence Encounter Test/Synopsys DFT Compiler.
Ngôn ngữ: Verilog/VHDL.
Phần 3: Chuẩn Giao Tiếp Kiểm Tra JTAG (IEEE 1149.1) (8 giờ)
3.1. Giới Thiệu về JTAG và Boundary Scan (2 giờ)
Lịch sử và mục đích của chuẩn JTAG (IEEE 1149.1).
Giới thiệu về Boundary Scan và các ứng dụng.
Cấu trúc và nguyên lý hoạt động của Boundary Scan.
3.2. Ngôn Ngữ Mô Tả Boundary Scan (BSDL) (2 giờ)
Giới thiệu về ngôn ngữ BSDL.
Cấu trúc file BSDL.
Mô tả các thanh ghi Boundary Scan trong BSDL.
3.3. Bộ Điều Khiển TAP (Test Access Port) (2 giờ)
Giới thiệu về bộ điều khiển TAP trong JTAG.
Các trạng thái của TAP controller.
Các thanh ghi lệnh (Instruction Register) và thanh ghi dữ liệu (Data Register).
3.4. Ứng Dụng JTAG trong Kiểm Tra và Gỡ Lỗi (2 giờ)
Sử dụng JTAG để kiểm tra kết nối trên board mạch.
Sử dụng JTAG để nạp cấu hình cho FPGA.
Sử dụng JTAG để debug vi mạch.
Bài lab: Sử dụng JTAG để kiểm tra kết nối trên board mạch (nếu có thiết bị hỗ trợ).
Phần mềm: Phần mềm hỗ trợ JTAG của thiết bị (nếu có).
Thiết bị: Bộ kit FPGA hoặc board mạch có hỗ trợ JTAG (nếu có).
Phần 4: Tích Hợp DFT vào Quy Trình Thiết Kế và Sản Xuất (8 giờ)
4.1. Lập Kế Hoạch DFT (DFT Planning) (2 giờ)
Xác định các yêu cầu kiểm tra cho thiết kế.
Lựa chọn các kỹ thuật DFT phù hợp.
Lập kế hoạch chèn DFT vào các giai đoạn của quy trình thiết kế.
4.2. Chèn DFT trong Quy Trình Thiết Kế ASIC/FPGA (3 giờ)
Chèn Scan Chain ở mức RTL hoặc mức cổng.
Tích hợp BIST vào thiết kế.
Thêm các mạch JTAG vào thiết kế.
Sử dụng các công cụ EDA để tự động hóa quá trình chèn DFT.
Bài lab: Tích hợp các kỹ thuật DFT (Scan, BIST, JTAG) vào một thiết kế Verilog/VHDL.
Phần mềm: Cadence Encounter Test/Synopsys DFT Compiler.
Ngôn ngữ: Verilog/VHDL.
4.3. Tạo Vector Kiểm Tra và Chuẩn Bị cho Sản Xuất (3 giờ)
Sử dụng các công cụ ATPG để tạo vector kiểm tra cho sản xuất.
Tối ưu hóa số lượng vector kiểm tra.
Chuẩn bị dữ liệu kiểm tra cho máy ATE.
Phần 5: Các Chủ Đề Nâng Cao về DFT (8 giờ)
5.1. Kiểm Tra Nén (Test Compression) (2 giờ)
Giới thiệu về các kỹ thuật nén vector kiểm tra để giảm thời gian và chi phí kiểm tra.
Các phương pháp nén dựa trên mã hóa (encoding-based).
Các phương pháp nén dựa trên X-masking.
5.2. Kiểm Tra Công Suất Thấp (Low-Power Testing) (2 giờ)
Giới thiệu về các vấn đề công suất trong quá trình kiểm tra.
Các kỹ thuật kiểm tra công suất thấp (giảm thiểu switching activity, sử dụng clock gating trong quá trình test…).
5.3. Kiểm Tra Hệ Thống Trên Chip (SoC) (2 giờ)
Các thách thức trong kiểm tra SoC.
Giới thiệu về các phương pháp kiểm tra SoC (sử dụng wrapper, core-based testing…).
Giới thiệu về chuẩn IEEE 1500.
5.4. Xu Hướng Phát Triển của DFT (2 giờ)
Thảo luận về các xu hướng mới trong lĩnh vực DFT (Machine Learning for DFT, AI-driven test generation…).
Định hướng nghiên cứu và phát triển cho học viên.
III. BẠN SẼ BIẾT GÌ SAU KHI HỌC XONG? (KNOWLEDGE GAINED):
Sau khi hoàn thành khóa học, học viên sẽ có khả năng:
Hiểu rõ tầm quan trọng của kiểm tra vi mạch và vai trò của DFT trong quy trình thiết kế.
Nắm vững các mô hình lỗi và các phương pháp kiểm tra vi mạch.
Thành thạo các kỹ thuật DFT phổ biến (Scan Design, ATPG, BIST, JTAG).
Sử dụng thành thạo các công cụ EDA của Cadence và Synopsys cho DFT.
Thiết kế các mạch dễ kiểm tra bằng cách áp dụng các kỹ thuật DFT.
Tạo ra các vector kiểm tra hiệu quả và đạt độ bao phủ lỗi cao.
Phân tích kết quả kiểm tra và gỡ lỗi thiết kế.
Tích hợp DFT vào quy trình thiết kế và sản xuất vi mạch.
Có kiến thức về các xu hướng phát triển mới nhất trong lĩnh vực DFT.
Tự tin ứng tuyển vào các vị trí kỹ sư DFT, kỹ sư kiểm tra vi mạch trong các công ty bán dẫn.
IV. THỜI GIAN (DURATION):
Thời lượng: 48 giờ (bao gồm lý thuyết, bài tập, thực hành trên phần mềm và các dự án thiết kế).
Hình thức: Online/Offline/Blended (tùy chọn).
Lịch học: Linh hoạt, phù hợp với nhu cầu học viên.
V. YÊU CẦU (PREREQUISITES):
Có kiến thức vững chắc về thiết kế vi mạch số.
Có kinh nghiệm lập trình Verilog/VHDL.
Có kiến thức cơ bản về quy trình thiết kế ASIC/FPGA.
Sử dụng thành thạo máy tính và các phần mềm văn phòng.
Yêu cầu học viên chuẩn bị trước:
Máy tính cá nhân có cấu hình đủ mạnh để chạy các phần mềm thiết kế và mô phỏng vi mạch (RAM tối thiểu 8GB, khuyến nghị 16GB, ổ cứng SSD).
Cài đặt sẵn các phần mềm: Cadence Encounter Test, Synopsys TetraMAX, Synopsys DFT Compiler, ModelSim (sẽ được hướng dẫn cụ thể trong khóa học, học viên cần có license sử dụng hoặc sử dụng bản academic license nếu có).
Có kiến thức cơ bản về hệ điều hành Linux là một lợi thế.
VI. ĐỐI TƯỢNG PHÙ HỢP (TARGET AUDIENCE):
Kỹ sư thiết kế vi mạch muốn nâng cao kỹ năng về DFT.
Kỹ sư kiểm tra, xác minh thiết kế muốn tìm hiểu chuyên sâu về DFT.
Chuyên viên, kỹ sư đang làm việc trong lĩnh vực thiết kế, kiểm tra và sản xuất vi mạch.
Nhà nghiên cứu, giảng viên trong lĩnh vực thiết kế vi mạch, kiểm tra và độ tin cậy.
Sinh viên đã tốt nghiệp đại học chuyên ngành điện tử, cơ điện tử, tự động hóa muốn học chuyên sâu về DFT.
VII. MÔ TẢ (DESCRIPTION):
Khóa học “Thiết Kế Hướng Kiểm Thử (DFT): Xây Dựng Vi Mạch Dễ Kiểm Tra” là khóa học nâng cao cung cấp cho học viên kiến thức và kỹ năng chuyên sâu trong việc áp dụng các kỹ thuật thiết kế hướng kiểm thử (DFT) vào quy trình thiết kế vi mạch số, nhằm nâng cao khả năng kiểm tra, giảm chi phí kiểm tra và đảm bảo chất lượng sản phẩm. Chương trình học được xây dựng dựa trên các tiêu chuẩn công nghiệp và kinh nghiệm thực tiễn từ các chuyên gia trong ngành, kết hợp với lý thuyết, thực hành trên các công cụ EDA hàng đầu (Cadence, Synopsys).
Khóa học bao gồm lý thuyết về các phương pháp DFT, các mô hình lỗi, các kỹ thuật tạo vector kiểm tra, và các phương pháp kiểm tra tích hợp (BIST), cùng với thực hành thiết kế, triển khai và đánh giá các kỹ thuật DFT trên các thiết kế thực tế. Học viên sẽ được rèn luyện kỹ năng sử dụng các công cụ EDA chuyên dụng cho DFT, từ đó tự tin áp dụng các kỹ thuật DFT vào các dự án thiết kế vi mạch, góp phần tạo ra các sản phẩm có chất lượng và độ tin cậy cao.
VIII. LỢI ÍCH (BENEFITS):
Nắm vững kiến thức và kỹ năng chuyên sâu về thiết kế hướng kiểm thử (DFT).
Thành thạo các kỹ thuật DFT phổ biến (Scan Chain, ATPG, BIST, JTAG).
Sử dụng thành thạo các công cụ EDA hàng đầu cho DFT.
Có khả năng thiết kế các vi mạch có khả năng kiểm tra cao, giảm chi phí và thời gian kiểm tra.
Nâng cao chất lượng và độ tin cậy của các sản phẩm vi mạch.
Tăng cường năng lực cạnh tranh trên thị trường lao động trong lĩnh vực thiết kế và kiểm tra vi mạch.
Được học tập với đội ngũ giảng viên là các chuyên gia đầu ngành, giàu kinh nghiệm thực tế và nghiên cứu.
Giáo trình được biên soạn khoa học, cập nhật và bám sát xu hướng công nghệ.
Môi trường học tập chuyên nghiệp, trang thiết bị hiện đại (đối với học offline).
Hỗ trợ kỹ thuật sau khóa học, giải đáp thắc mắc và tư vấn hướng nghiệp.
IX. CAM KẾT (COMMITMENT):
Cung cấp kiến thức chuyên sâu, cập nhật và thực tiễn về thiết kế hướng kiểm thử (DFT).
Đảm bảo học viên thành thạo kỹ năng áp dụng các kỹ thuật DFT vào thiết kế vi mạch sau khi hoàn thành khóa học.
Hỗ trợ học viên tối đa trong suốt quá trình học tập và thực hành.
Cung cấp môi trường học tập chuyên nghiệp, thân thiện và hiệu quả.
Luôn cập nhật kiến thức và công nghệ mới nhất về DFT và kiểm tra vi mạch.
Cam kết mang lại giá trị thiết thực cho học viên, giúp học viên ứng dụng kiến thức vào công việc hiệu quả, nâng cao năng lực cạnh tranh trong thị trường lao động.
X. CÁC THIẾT BỊ, CÔNG CỤ, PHẦN MỀM, NGÔN NGỮ SẼ ĐƯỢC HỌC VÀ SỬ DỤNG TRONG KHÓA HỌC:
Phần mềm:
Cadence Encounter Test: Công cụ chuyên nghiệp của Cadence cho các tác vụ DFT, bao gồm chèn Scan Chain, tạo pattern ATPG, và phân tích BIST.
Synopsys DFT Compiler/TetraMAX: Công cụ hàng đầu của Synopsys cho các tác vụ DFT, bao gồm chèn Scan Chain, tạo pattern ATPG, và phân tích BIST.
Mentor Graphics Tessent: (Tùy chọn) Bộ công cụ DFT mạnh mẽ từ Mentor Graphics, cung cấp các giải pháp cho Scan, ATPG, BIST và các kỹ thuật DFT khác.
Cadence Incisive/Xcelium: Trình mô phỏng hỗ trợ kiểm tra chức năng và mô phỏng mức cổng.
Synopsys VCS: Trình mô phỏng Verilog chuyên nghiệp, hỗ trợ kiểm tra chức năng và mô phỏng mức cổng.
ModelSim/Questa: Trình mô phỏng hỗ trợ Verilog, VHDL và SystemVerilog.
Các phần mềm hỗ trợ JTAG: Tùy thuộc vào thiết bị JTAG được sử dụng (nếu có).
Ngôn ngữ lập trình:
Verilog/VHDL: Ngôn ngữ mô tả phần cứng (HDL) chính được sử dụng trong khóa học để thiết kế mạch số và chèn các cấu trúc DFT.
TCL (Tool Command Language): Ngôn ngữ kịch bản để điều khiển các công cụ EDA của Cadence và Synopsys.
Ngôn ngữ cho các máy ATE: (Tùy chọn) Ngôn ngữ lập trình cho các máy ATE (ví dụ: SmarTest Program Language cho Advantest, IG-XL Test Program Language cho Teradyne) có thể được giới thiệu sơ lược.
Thiết bị (cho thực hành offline):
Máy tính có cấu hình đủ mạnh để chạy các phần mềm thiết kế, mô phỏng và kiểm tra vi mạch (RAM tối thiểu 16GB, ổ cứng SSD, card đồ họa rời là một lợi thế).
Bộ kit FPGA (tùy chọn, có thể sử dụng để kiểm tra một số thiết kế sau khi thêm DFT).
Máy ATE (Automatic Test Equipment) của Advantest hoặc Teradyne (tùy chọn, nếu có điều kiện tiếp cận).
Thiết bị JTAG (tùy chọn, nếu có bài lab thực hành về JTAG).
XI. KẾT THÚC (CONCLUSION):
Khóa học “Thiết Kế Hướng Kiểm Thử (DFT): Xây Dựng Vi Mạch Dễ Kiểm Tra” là sự lựa chọn đúng đắn cho các cá nhân và doanh nghiệp muốn nâng cao năng lực thiết kế và đảm bảo chất lượng của các sản phẩm vi mạch. Hãy đăng ký ngay hôm nay để trở thành chuyên gia DFT, góp phần tạo ra các vi mạch tin cậy, hiệu quả và sẵn sàng cho quá trình sản xuất hàng loạt!
